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对于STM32F4，输入时钟源主要包括HSI，HSE，LSI，LSE。其中，从时钟频率来分可以分为高速时钟源和低速时钟源，其中HSI、HSE高速时钟，LSI和LSE是低速时钟，从来源可分为外部时钟源和内部时钟源，外部时钟源就是从外部通过接晶振的方式获取，锁相环有两种可选择的输入源：一个是内部时钟HSI信号，另一个是外部时钟HSE信号。

图中所表示的配置锁相环倍频系数，可以查到在STM32F4系列中，ST设置它的有效倍频范围为192432倍。要实现168MHz的主频率，我们通过选择HSE分频作为PLL输入的时钟信号，输入8Mhz，8分频，即1MHz，通过标号选择倍频因子，我们选择336倍频，这样可以得到时钟信号为1*336=336MHz，然后经过2分频，得到168MHz。

首先要看你的哪家的FPGA，XILINX和ALTERA的PLL不一样。XILINX的时钟管理模块有DCM和PLL组成，DCM是全数字的，而PLL是模拟的。一般频率合成用数字的DCM来实现，因为非常灵活，FoutFin*M/D,M和D可以在1到32之间任选。而PLL的应用更灵活，FoutFin*M/(D*O),其中M:1~64，D:1~52，O：1~128。

锁相环是指一种电路或者模块，它用于在通信的接收机中，其作用是对接收到的信号进行处理，并从其中提取某个时钟的相位信息。或者说，对于接收到的信号，仿制一个时钟信号，使得这两个信号从某种角度来看是同步的（或者说，相干的）。由于锁定情形下（即完成捕捉后），该仿制的时钟信号相对于接收到的信号中的时钟信号具有一定的相差，所以很形象地称其为锁相器。

鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud。Ud中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc。Uc作用于压控振荡器的结果是把它的输出振荡频率fo拉向环路输入信号频率fi，当二者相等时，环路被锁定，称为入锁。维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间留有一定的相位差。

锁相环和锁频环的锁定以及捕获、同步等概念是有区别的。对锁相环而言，所谓锁定是指vco频率与同步信号频率完全一致，但允许有稳定相位误差；而对锁频环而言，则在锁定时可允许vco与同步信号有小的稳态频率误差，锁相环是由鉴相器、环路滤波器和压控振荡器组成，鉴相器的输出是输入信号和反馈信号的相差的函数，环路滤波器是输出一个缓慢变化的直流，作用振荡器，调整振荡器的电压输出，即改变输出信号的频率和相位，然后振荡器的输出反馈到鉴相器，当输出信号的频率等于输入信号的频率，且二者的相差为一个常数时，锁相环系统稳定，得到的输出信号的频率达到了跟踪输入信号的目的。

相环 时钟